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18 Mbit.NoBL Architecture的PDF

作者:365bet大陆备用网址    文章来源:365bet体育平台    更新时间:2019-5-27
CY7C1371KV33 / CY7C1371KVE33
CY7C1373KV33
有NoBL?
18 Mbit架构(512 K x 36/1 M x 18)
直接通过SRAM(带ECC)
有NoBL?
通过SRAM(带ECC)实现18 Mbit架构(512 K×36/1 M×18)
功能描述
■NoBus延迟?
(没有BL?
该架构在读写周期内消除了死CY7C1371KV33 / CY7C1371KVE33 / CY7C1373KV33。
3V
支持具有同步音高突发的512K x 36 / 1M x 18 SRAM周期,尤其是无限制和零
■旨在支持零等待状态和133 MHz总线操作等待状态下的连续读/写操作。

每个时钟周期每个CY7C1371KV33 / CY7C1371KVE33 / CY7C1373KV33传输数据。
高级逻辑(NoBL),允许连续读/写操作。
■引脚或功能是否与ZBT相同?
兼容
每个时钟周期执行数据传输。
当需要频繁的读写更改时
■内部定时输出缓冲器的控制消除了使用OE系统的需要,从而显着提高了SRAM的数据吞吐量。 内容来自dedecms
■输入寄存器提供完整操作所有同步输入都通过由时钟上升沿控制的输??入寄存器。
时钟输入
■字节写入功能由时钟使能信号(CEN)控制。当信号无效时
暂停操作并继续前一个时钟周期。
这是自时钟上升沿以来最长的时间。
■3。
3V和2。
5 V I / O电源(VDDQ)的访问延迟为6。
5 ns(133 MHz设备)
■时钟输出时间快
写操作由2字节或4字节(BWX)写和写使能选择。

6
5 ns(133 MHz设备)
(WE)请输入控件。
所有写操作都写入同步和定时芯片
■通过时钟使能引脚(CEN)使能时钟以暂停操作。
■这些器件的同步写和同步写:3个同步芯片额定值(CE,CE和CE)和1
123
■异步输出使异步输出使能(OE)能够促进组选择和三态输出控制。
系统
为了避免总线冲突,必须在光序列的数据传输过程中执行输出。

织梦好,好织梦


■适用于J.


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